Complex programmable logic devices (CPLDs) son circuitos integrados (ICs) o chips que los diseñadores de aplicaciones para aplicar configurar dispositivos digitales tales como teléfonos móviles. CPLDs puede manejar diseños significativamente más grandes que las simples dispositivos de lógica programable (SPLDs), pero ofrecen menos lógica que el campo matrices de puertas programables (FPGAs). CPLDs contienen varios bloques lógicos, cada uno de los cuales consta de ocho a 16 macrocélulas. Debido a que cada bloque lógico realiza una función específica, todas las macrocélulas dentro de un bloque de lógica están plenamente conectadas. Dependiendo de la aplicación, sin embargo, los bloques de lógica puede o no estar conectados entre sí.
La mayoría de complejos dispositivos de lógica programable con función macrocélulas contienen una suma de productos lógica combinatoria y una opcional flip-flop. Dependiendo del CPLD, la función lógica combinatoria apoya cuatro hasta dieciséis términos de productos con amplias fan-in. Complejo de dispositivos de lógica programable también varían en términos de compuertas lógicas y registros de desplazamiento. Por esta razón, CPLDs con un gran número de puertas lógicas se pueden utilizar en lugar de FPGAs. Otra especificación CPLD denota el número de términos producto que un macrocélula puede manejar. términos de producto son el producto de las señales digitales que realizan una función lógica específica.
Complejo de dispositivos lógicos programables están disponibles en muchos tipos de paquetes IC y familias lógicas. CPLDs también varían en cuanto a la tensión de alimentación, de la explotación, corriente de espera, la disipación de energía. Además, CPLDs están disponibles con diferentes cantidades de memoria y los diferentes tipos de soporte de memoria. Normalmente, la memoria se expresa en bits o megabits. El soporte de memoria incluye una memoria de sólo lectura (ROM), memoria de acceso aleatorio (RAM) y memoria RAM de doble puerto. También incluye memoria de contenido direccionable (CAM), así como de primeras entradas, primeras salidas (FIFO) la memoria y el último en entrar, último en salir (LIFO) de memoria.
Hay varias especificaciones de rendimiento de los dispositivos de lógica programable compleja. la frecuencia interna es la velocidad a la que CPLDs puede realizar operaciones o de transferencia de datos internos. El retardo de propagación es el intervalo de tiempo entre la aplicación de una señal de entrada y la aparición de la correspondiente salida en un circuito lógico. grado de velocidad indica la demora en nanosegundos (ns) a través de un macrocélula en el dispositivo. Por ejemplo, un dispositivo con una velocidad de -10 grados tiene un retardo de 10 ns a través de un macrocélula. Los dispositivos con baja velocidad números grado correr más rápido que los dispositivos con un número de grado de alta velocidad.
Algunos dispositivos lógicos programables incluyen complejos integrados de enganche de fase bucles (PLL) y retraso bloqueado bucles (DLL) con capacidades de síntesis de frecuencia de reloj, de modo que los diseñadores pueden utilizar para aplicaciones CPLDs sistema en un chip. PLL y DLL multiplicación de reloj también permite a los diseñadores para generar un reloj interno de alta velocidad para datos de muestreo en el procesamiento de señal digital (DSP) las solicitudes. Además, PLL y DLL proporcionar un mayor control sobre las frecuencias de reloj en los diseños integrados. Esto es crítico para la integración de sistemas, porque diferentes partes de una sistema de operar a frecuencias de reloj diferentes.
Complejo de puertas programables por función características previsibles de tiempo que los hacen ideales para aplicaciones críticas, control de alto rendimiento. Por lo general, han CPLDs un plazo más corto y predecible que las FPGAs y otros dispositivos de lógica programable. Debido a que son baratos y requieren cantidades relativamente pequeñas de energía, CPLDs son de uso frecuente en el coste-sensibles, las aplicaciones portátiles que funcionan con baterías. CPLDs también se utilizan en aplicaciones sencillas, como la dirección de decodificación.
La mayoría de complejos dispositivos de lógica programable con función macrocélulas contienen una suma de productos lógica combinatoria y una opcional flip-flop. Dependiendo del CPLD, la función lógica combinatoria apoya cuatro hasta dieciséis términos de productos con amplias fan-in. Complejo de dispositivos de lógica programable también varían en términos de compuertas lógicas y registros de desplazamiento. Por esta razón, CPLDs con un gran número de puertas lógicas se pueden utilizar en lugar de FPGAs. Otra especificación CPLD denota el número de términos producto que un macrocélula puede manejar. términos de producto son el producto de las señales digitales que realizan una función lógica específica.
Complejo de dispositivos lógicos programables están disponibles en muchos tipos de paquetes IC y familias lógicas. CPLDs también varían en cuanto a la tensión de alimentación, de la explotación, corriente de espera, la disipación de energía. Además, CPLDs están disponibles con diferentes cantidades de memoria y los diferentes tipos de soporte de memoria. Normalmente, la memoria se expresa en bits o megabits. El soporte de memoria incluye una memoria de sólo lectura (ROM), memoria de acceso aleatorio (RAM) y memoria RAM de doble puerto. También incluye memoria de contenido direccionable (CAM), así como de primeras entradas, primeras salidas (FIFO) la memoria y el último en entrar, último en salir (LIFO) de memoria.
Hay varias especificaciones de rendimiento de los dispositivos de lógica programable compleja. la frecuencia interna es la velocidad a la que CPLDs puede realizar operaciones o de transferencia de datos internos. El retardo de propagación es el intervalo de tiempo entre la aplicación de una señal de entrada y la aparición de la correspondiente salida en un circuito lógico. grado de velocidad indica la demora en nanosegundos (ns) a través de un macrocélula en el dispositivo. Por ejemplo, un dispositivo con una velocidad de -10 grados tiene un retardo de 10 ns a través de un macrocélula. Los dispositivos con baja velocidad números grado correr más rápido que los dispositivos con un número de grado de alta velocidad.
Algunos dispositivos lógicos programables incluyen complejos integrados de enganche de fase bucles (PLL) y retraso bloqueado bucles (DLL) con capacidades de síntesis de frecuencia de reloj, de modo que los diseñadores pueden utilizar para aplicaciones CPLDs sistema en un chip. PLL y DLL multiplicación de reloj también permite a los diseñadores para generar un reloj interno de alta velocidad para datos de muestreo en el procesamiento de señal digital (DSP) las solicitudes. Además, PLL y DLL proporcionar un mayor control sobre las frecuencias de reloj en los diseños integrados. Esto es crítico para la integración de sistemas, porque diferentes partes de una sistema de operar a frecuencias de reloj diferentes.
Complejo de puertas programables por función características previsibles de tiempo que los hacen ideales para aplicaciones críticas, control de alto rendimiento. Por lo general, han CPLDs un plazo más corto y predecible que las FPGAs y otros dispositivos de lógica programable. Debido a que son baratos y requieren cantidades relativamente pequeñas de energía, CPLDs son de uso frecuente en el coste-sensibles, las aplicaciones portátiles que funcionan con baterías. CPLDs también se utilizan en aplicaciones sencillas, como la dirección de decodificación.
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